说明语句

16.四种文件输出的系统任务与四种普通的显示/打印类系统任务有何区别

17.值变转储文件VCD

27.FPGA分布结构6种底层资源。

IOB包含什么CLB包含哪四个部分

29.用一张图解释阻塞赋值与非阻塞赋值

45.数字电路系统的5种描述方式行为级系统级、算法级、RTL级、门级、开关级。

46.流水线处理

47.数据接口同步的问题如采集前级模块的信号时时钟为跨时钟域怎么保证不出差

48.为什么要使用全局时钟

四种结构语句分别为initial,always,task,function。

两种都是仿真开始时同时立即开始执行在同一模块中可包含多个并行运行而initial只执行一次always只要达到触发条件就执行。

Initial常用于测试文件和虚拟模块的编写而always常与时序控制相结合包含沿触发常常描述时序逻辑和电平触发常常描述组合逻辑。

①task可自定义自己的仿真单位时间而function则跟随主模块

②task可有任意数量的输入输出function可有大于等于1的输入但只能有一个返回值

③task里可引用task和function而function里不能启动task

definition:

verilog不能递归调用因为并行若在函数声明时使用关键字automatic

$display()

display输出后自动换行write一行输出多个信息除此之外无差别。

12.

一致区别在于打印的时间点当程序执行到到当前行时(假设当前行为display

strobe)display会立刻显示所以显示内容与前面语句的顺序是不确定的而strobe则会等待前面的语句全部执行完毕包括需要花时间的非阻塞赋值确保在同一时钟沿赋值的其他语句执行完毕显示变量的时刻更确定才显示。

如

reg

所以$strobe()系统函数常用于打印当前非阻塞赋值的变量的值。

13.

$monitor用法与$display一致用于持续检测变量只要变量发生变化就打印。

14.

用法$fopen(“filename”,type);返回一个32位值的多通道描述符可以用integer类型变量存储。

如

integer

文件句柄的32位代表32个通道最低位用于标准输出通道stdout0表示关闭1代表打开每$fopen一次打开一个通道可以同时打开多个通道如

interger

四种文件输出的系统任务$fdislplay,$fwrite,$strobe,$monitor

四种普通的显示/打印类系统任务$display,$write,$strobe,$monitor;

区别在于

VCD是ASCII文件包含仿真时间、范围和信号定义、信号值变化等信息。

用于存储仿真过程中的数据后处理工具可以把VCD文件作为输入显示仿真波形等信息。

VCD相关系统函数

$dumpfile(“filename.dmp”);//指定文件

$dumpon;//启动转储

都可以终止仿真一般用于测试模块的initial块中。

其中$finish可以选择退出modelsim仿真器。

一般使用$stop即可。

0:不输出任何信息

输出当前仿真时刻、位置和仿真过程中所用的memory及CPU时间的统计。

19.

无限循环可用于产生周期性波形与always不同的是必须写在initia块中。

24.

如果没有时序控制语句如wait、#、等则执行这些语句虽有顺序但不需要执行时间。

并行块fork

从仿真的角度看如果在同一时刻对同一个变量产生影响就会引入竞争。

25.

一个IOB中包含IPAD、IBUF、OBUF。

PAD是与外界连接焊盘的引脚当IOB配置为input时需要连接IBUF当IOB配置为output时需要连接OBUF。

HR支持更大的电压范围IOB可以通过配置调节驱动电流上下拉电阻等适应不同电器标准的IO物理特性。

CLB

M是memory的意思有存储功能可以配置为DRAM/LUTRAM等LUT可以配置为ROM使用SLCIEM中的LUT还可配置为移位寄存器

SLICEL

通过真值表存放在内存单元中来实现组合逻辑电路功能的模块称为LUTLUT本质上是一个RAM所以自然也可以配置为RAM/ROM等在

FPGA中只要逻辑表达式是6位以内输入1位输出综合后的结果通常都会是一个6-LUT。

对于更多位的输入FPGA会采用级联6-LUT的方式实现。

在决定逻辑块的结构时除了查找表的输入大小之外评测所用的面积模型延迟制程也是重要的考量因素。

6-LUT面积和速度方面的性能最好具备更高的逻辑密度

6-LUT

FPGA会选择使用LUT代替传统门电路实现主要是由于传统门电路存在的一些缺点

传统门电路的复杂度与输入逻辑变量的个数有关。

输入逻辑变量的个数越多逻辑函数的组合和变化就会更多这会增加电路的复杂度。

逻辑门的延迟与传输线的延迟不可避免。

复杂的门电路通常包含更多的逻辑门和信号路径因而延迟较大。

将延迟不相同的逻辑电路直接拼接在一起可能会导致电路的时钟频率下降并引起时序相关问题。

使用LUT不会存在上述的问题因为LUT本质上是一个RAM。

它将输入数据作为RAM的地址然后通过该地址找到对应的值将该值作为结果输出。

当输入变量为0、01时就会将LUT中地址为0、01的存储单元中设定的INIT值输出依此类推每一次查找的延迟都是固定的。

②MUX

实现方式主要有两种一种是使用LUT实现另一种是直接使用MUX基本逻辑单元实现。

使用6-LUT实现MUX4:14输入多路选择器的方式它将6个输入分为两组4个输入C0C1C2C3作为输入信号另外两个输入S1S2作为输入地址

当输入信号大于4时一个6-LUT就不够用了这时候会用到FPGA内部的MUX基本逻辑单元。

③进位链

verilog模块中所有过程块initial块、always块、连续赋值语句、实例例化引用都是并行的

31.

模运算符/求余运算符求两个的余数要求两个数均为整型数据符号采用模运算的第一个操作数的符号位。

34.

其中$readmemb读取二进制数字$readmemh读取十六进制数字。

使用语法如下

$readmemb(“数据文件名”,存储器名);默认1为起始地址

起始地址);

用一个指定的标识符来代表一个字符串。

宏定义结尾不加分号加了会被视为字符串

如define

作用将filename.v文件中的所有内容复制并插入当前行。

可以嵌套使用。

42.

if($test$plusargs(“displayvar”))

$display(“var”);如果定义了标志displayvar则执行该语句

系统任务$value$plusargs用于条件执行找到匹配选项则返回非0值如

name

//本来initial块只执行一次但里面用了循环语句forever所以会一直等待复位事件到来。

initial

说明在模块中使用了一个名为ndl的与非门输入输出延时为10个时间单位。

门级描述表示的是电路结构他是电路布局布线的依据而综合器可以把行为级描述的verilog模块转换为门级结构然后布局布线器再据此进行布局布线。

46.

流水线设计是把规模较大、层次较多的组合逻辑电路分为K级每一级插入寄存器组并暂存中间数据上一级的输出是下一级的输入且无反馈。

就是插入寄存器大法

如果不插入寄存器每次完整的组合逻辑运算都要K个GLB层的时间。

插入了寄存器后每次计算所有寄存器都会暂存上一次的结果所以执行一次计算只需要1个GLB层的时间当然第一次运算结果需要K个GLB层的时间增加了约K倍吞吐量。

即流水线设计提高了组合逻辑设计的处理速度和吞吐量。

47.

前级如另一个芯片、pcb布线、驱动接口元件输出的延时时随机的且可能是异步时钟域想要保证采集到的数据时正确的且不出现亚稳态一是要用寄存器打两拍防止数据状态不稳定的传播使后级处理的数据都是有效电平虽然不一定是正确的二是用前级时钟先往双端口RAM、FIFO中缓存数据再用本级时钟读取数据即可其中需要空/满的信号来管理数据的读写以避免数据丢失。

从而完成跨时钟域的数据交换。

48.

使用全局时钟可以使得时钟到达每个触发器的时钟端的时钟沿偏差非常小防止组合逻辑中由于竞争冒险产生的不稳定信号值存入寄存器中躲避竞争冒险现象。

49.

在组合逻辑电路中某个输入变量通过两条或以上的途径传到输出端由于每条途径延迟时间不同到达输出门的时间有先有后这种现象称为竞争在信号变化的瞬间组合逻辑的输出有先后顺序并不是同时变化往往会出现一些不正确的尖峰信号这些尖峰信号称为毛刺。

如果一个组合逻辑电路中有毛刺出现就说明该电路存在冒险。

可以通过代数法和卡诺图来判断。

代数法如果我们对电路化简后得到了

A*A

的表达式则电路中存在竞争与冒险。

卡诺图卡诺图存在“相切”的卡诺圈则电路中存在竞争与冒险。

50.

阻塞赋值在赋值时先计算右手方向RHS的值此时不允许其他verilog语句执行。

阻塞赋值操作在RHS不能设定有延迟零延迟也不可如果加了延迟延迟期间会阻止赋值语句的执行,但是这种语句不可综合没有这样的电路给你延时。

非阻塞赋值计算非阻塞赋值的RHS表达式和更新LHS期间其他的verilog语句、包括非阻塞赋值语句都能同时计算RHS和更新LHS。

只能对寄存器类型变量赋值在initial和always块中。

52.