FPGA实战：从零构建74HC194双向移位寄存器，深入Verilog设计与仿真

最近在整理FPGA入门项目时，我发现很多初学者对移位寄存器的理解停留在概念层面，一旦要自己动手实现一个完整的、带多种控制功能的双向移位寄存器，就不知从何下手。

特别是像74HC194这样的经典芯片，它集成了并行加载、左右移位、保持等多种功能，是理解时序逻辑和状态控制的绝佳案例。

今天我就带大家从零开始，用Verilog完整实现一个74HC194的功能，并编写专业的testbench进行仿真验证。

我会重点讲解实际工程中容易遇到的几个坑，比如方向控制信号与时钟的同步问题、异步清零的处理技巧，以及如何编写高效的测试激励。

无论你是刚开始接触FPGA的数字电路爱好者，还是想巩固Verilog编程基础的工程师，这篇文章都能给你带来实用的收获。

1.

理解74HC194：不只是移位那么简单

在动手写代码之前，我们得先搞清楚74HC194到底能做什么。

很多人一听到“移位寄存器”，第一反应就是简单的数据移动，但74HC194的功能远比这丰富。

1.1

74HC194的核心功能解析

74HC194是一款4位双向通用移位寄存器，我在实际项目中经常用它来做数据缓冲、串并转换，甚至是简单的序列生成。

它的强大之处在于灵活的控制模式：

• 并行加载：直接把4位数据一次性装入寄存器
• 右移操作：数据从DSR（右移串行输入）进入，从Q0移向Q3
• 左移操作：数据从DSL（左移串行输入）进入，从Q3移向Q0
• 保持状态：保持当前数据不变
• 异步清零：立即清除所有数据，不受时钟控制

这里有个容易混淆的地方：左移和右移的方向定义。

在数字电路的标准中，数据从低位（LSB）向高位（MSB）移动称为右移，反之为左移。

这跟我们在编程语言中的习惯正好相反，我第一次用的时候就在这里栽了跟头。

1.2

控制信号的真值表

74HC194的行为完全由两个控制信号S[1:0]决定，这是整个设计的核心逻辑：

注意：异步清零信号CR具有最高优先级。

当CR为低电平时，无论其他输入是什么状态，输出Q都会立即被清零。

这个“立即”很重要，意味着它不等待时钟边沿。

理解了这些，我们就能明白为什么74HC194在数字系统中如此常用。

它不仅仅是个移位寄存器，更是一个小型的数据处理单元，可以根据需要灵活配置工作模式。

2.

Verilog实现：从行为级描述到可综合代码

现在进入实战环节。

我将分步骤讲解如何用Verilog实现74HC194，并解释每个设计决策背后的考虑。

2.1

模块接口定义

首先定义模块的输入输出端口。

这里我建议严格按照74HC194的引脚命名，这样代码的可读性更好，也方便后续与实际芯片对比。

module
hc194_bidirectional_shift_register
input
);

我在这里做了个小改动：把清零信号命名为rst_n（reset

negative），并明确注释它对应74HC194的CR引脚。

这种命名习惯能让代码意图更清晰，特别是当团队协作时，别人一看就知道这是低电平有效的复位信号。

2.2

核心逻辑实现

接下来是实现功能逻辑。

这里的关键是要正确处理异步复位和同步操作的优先级关系。

//
异步复位，同步操作
注意：数据从DSR进入最低位，向高位移动
<=
注意：数据从DSL进入最高位，向低位移动
<=
end

这段代码有几个设计要点值得深入讨论：

1. 敏感列表的写法：always

   @(posedge

   rst_n)明确表示这是一个由时钟上升沿和复位下降沿触发的时序逻辑。

   这种写法是标准的寄存器描述方式。

2. 复位优先级：if

   (!rst_n)放在case语句之前，确保复位操作具有最高优先级。

   这是符合74HC194规格的，实际芯片的CR信号确实可以随时清零，不受时钟约束。

3. 移位操作的实现：我使用了Verilog的位拼接运算符{}来实现移位。

   右移时，新的数据dsr放在最低位（q[0]的位置），原来的q[2:0]移动到高位。

   左移则相反。

4. default分支：虽然s只有2位，理论上不会出现2'b00~2'b11之外的值，但加上default分支是个好习惯。

   特别是在FPGA综合时，有些工具会对未覆盖的case语句发出警告。

2.3

实际工程中的优化技巧

在我最初实现这个模块时，代码比上面展示的还要简单。

但经过几个实际项目的打磨，我添加了一些工程化的改进：

//
module
endmodule

这个扩展版本增加了输出使能控制，让模块更接近实际芯片的用法。

在实际的PCB设计中，74HC194确实有输出使能引脚，用于总线共享时避免冲突。

3.

Testbench编写：不仅仅是验证功能

写完了设计代码，接下来要验证它是否正确。

Testbench的编写质量直接决定了验证的充分性。

我见过很多初学者写的testbench只能验证“正常情况”，一旦遇到边界条件就出问题。

3.1

基础测试框架

先搭建一个完整的测试环境：

`timescale
1ns/1ps
hc194_bidirectional_shift_register
uut
end

这个基础框架包含了时钟生成、模块实例化和信号监控。

$monitor语句会在任何信号变化时打印当前状态，对于调试非常有用。

3.2

全面的测试用例设计

现在设计测试序列。

好的测试应该覆盖所有功能模式，并检查边界条件。

//
主测试序列
$display("\n===
测试1：异步复位
$display("\n===
测试2：并行加载
$display("\n===
测试3：右移操作
$display("\n===
测试4：左移操作
$display("\n===
测试5：保持功能
$display("\n===
测试6：复位优先级测试
$display("\n===
测试7：控制信号动态变化
$display("\n===
所有测试完成
end

这个测试序列覆盖了：

1. 复位功能：验证异步复位是否立即生效
2. 所有工作模式：并行加载、右移、左移、保持
3. 边界条件：在操作过程中触发复位
4. 时序检查：确保信号在时钟边沿稳定

3.3

高级测试技巧：任务和函数的使用

对于复杂的测试场景，我们可以使用Verilog的task和function来组织代码：

//
task
$display("\n===
测试连续右移
$display("\n===
测试连续左移
end

使用任务可以让测试代码更模块化，也便于复用。

特别是当需要重复执行相似操作时，比如测试连续移位8次、16次等。

4.

ModelSim仿真与波形分析

编写完testbench后，我们可以在ModelSim（或其他仿真工具）中运行仿真，通过波形分析验证设计的正确性。

这部分往往是初学者最头疼的，因为面对密密麻麻的波形，不知道要看什么、怎么看。

4.1

关键信号的观察要点

在ModelSim中打开波形窗口，我建议重点关注以下几组信号：

1. 时钟与复位：clk和rst_n是基准信号，所有操作都以此为准
2. 控制信号：s[1:0]决定了当前的工作模式
3. 数据信号：dsr、dsl、d是输入数据
4. 输出信号：q是最终结果，检查它是否符合预期

这里有个实用技巧：在ModelSim中可以使用分组功能，把相关信号放在一起。

比如把clk和rst_n放在一组，把控制信号s单独一组，数据信号放一组。

这样查看波形时逻辑更清晰。

4.2

常见问题与调试方法

在实际仿真中，你可能会遇到一些问题。

下面是我总结的几个常见问题及解决方法：

问题1：输出q没有变化

• 检查时钟clk是否正常翻转
• 检查复位rst_n是否已释放（为高电平）
• 检查控制信号s的值是否正确

问题2：移位方向错误

• 确认你对“左移”和“右移”的定义是否与代码一致
• 检查dsr和dsl是否接反了
• 验证位拼接操作{q[2:0],

  q[3:1]}是否正确

问题3：复位不起作用

• 确认敏感列表中包含negedge

  rst_n

• 检查复位逻辑是否在always块的最前面
• 验证复位时是否将q赋值为4'b0000

4.3

自动化断言检查

手动看波形毕竟效率低下，我们可以添加一些自动检查机制：

//
在testbench中添加自动检查
end

这种自动检查机制能大大提高验证效率。

一旦有错误，它会立即报告，并指出错误发生的时间和具体数值。

5.

实际应用场景与扩展思考

掌握了74HC194的基本实现后，我们可以看看它在实际项目中的应用，并思考如何扩展这个设计。

5.1

串并转换应用

74HC194最典型的应用就是串并转换。

假设我们需要接收一个串行数据流，然后转换成4位并行数据：

module
serial_to_parallel
hc194_bidirectional_shift_register
u_shift_reg
endmodule

这个例子展示了如何用74HC194构建一个实用的串并转换器。

当data_valid有效时，串行数据serial_in被移入寄存器，收满4位后触发data_ready信号。

5.2

数据延迟线

另一个有趣的应用是数据延迟线。

通过控制移位寄存器的长度，我们可以实现精确的时钟周期延迟：

module
input
hc194_bidirectional_shift_register
u_delay_line
endmodule

这种可编程延迟线在数字信号处理中很有用，比如用于时序对齐、时钟域交叉等场景。

5.3

扩展到更多位数

标准的74HC194是4位的，但实际项目中我们经常需要8位、16位甚至更长的移位寄存器。

我们可以通过级联多个74HC194来实现：

module
input
hc194_bidirectional_shift_register
u_reg0
hc194_bidirectional_shift_register
u_reg1
hc194_bidirectional_shift_register
u_reg2
hc194_bidirectional_shift_register
u_reg3
endmodule

级联的关键在于正确连接相邻寄存器之间的数据线。

对于右移操作，上一级的最高位（Q[3]）连接到下一级的最低位输入（dsr）。

对于左移操作，下一级的最低位（Q[0]）连接到上一级的最高位输入（dsl）。

5.4

性能优化考虑

在实际的FPGA项目中，我们还需要考虑性能优化。

比如，如果移位寄存器需要运行在很高的时钟频率下，可能需要添加流水线寄存器：

module
input
endmodule

这种流水线设计虽然增加了一个时钟周期的延迟，但能显著提高最大工作频率。

在高速应用中，这种权衡通常是值得的。

通过这个完整的74HC194实现项目，我们不仅学会了如何用Verilog描述一个经典的数字电路，更重要的是掌握了模块化设计、测试验证、性能优化等一系列工程实践技能。

这些技能在你未来的FPGA开发生涯中会反复用到，无论是实现简单的移位寄存器，还是设计复杂的通信协议处理器，其核心思想都是相通的。