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PCB设计流程概览与工程定位

PCB设计不是孤立的绘图行为，而是嵌入式系统硬件实现的关键工程环节。

它承接原理图设计的逻辑定义，最终输出可制造的物理结构文件。

对于STM32最小系统板这类典型项目，PCB设计质量直接决定了系统稳定性、信号完整性、EMC性能以及后续调试维护的难易程度。

本节所阐述的八步法——板框设置、规则配置、接口器件定位、整板布局、整板布线、覆铜与地平面处理、DRC检查、项目总结——并非线性流水线，而是一个在约束条件下不断迭代优化的闭环过程。

一个常见的认知误区是将PCB设计等同于“把元件摆好再连上线”。

实际上，真正的工程价值体现在前期规划与约束设定上。

例如，板框尺寸不仅关乎外观，更决定了散热面积、机械强度及与外壳的配合公差；电气规则（如线宽、间距）的设定，本质上是在电路性能、制造成本与工艺能力之间进行权衡；而接口器件的物理定位，则是系统级人机交互、热管理与信号路径规划的起点。

对于应届毕业生或电子竞赛参与者而言，掌握这套方法论的意义远超完成一块板子本身——它构建了一种从系统需求出发，反向分解为具体物理实现的工程思维范式。

2.

板框定义：结构约束的物理锚点

板框是PCB设计的绝对基准，所有后续操作都以此为参照系。

其定义绝非随意勾勒，而是对产品形态、结构约束及制造工艺的首次具象化表达。

在AD19中，板框必须使用Keep-Out

Layer（禁止布线层）绘制，这是由该层的特殊属性决定的：它不仅定义了铜皮的物理边界，更在底层逻辑上禁止所有布线、过孔及焊盘在此区域生成，从而确保Gerber文件能被PCB厂商准确识别。

2.1

53.9mm的板框尺寸，其来源并非凭空设定，而是基于Digkey官网检索到的同类评估板实物照片进行逆向工程。

这种做法体现了工程师的务实精神——当缺乏完整结构图纸时，参考成熟产品的物理形态是最高效、最可靠的起点。

需明确的是，此尺寸精度要求服务于开发板场景：长宽误差±0.2mm完全可接受，因为开发板不涉及精密结构件装配。

若进入量产产品阶段，则需严格依据结构工程师提供的3D模型进行毫米级校准。

2.2

坐标原点与几何构造

坐标原点的设定具有决定性意义。

AD19默认原点位于PCB视图左下角，但实际操作中常需手动重置。

本方案将原点精确定位于板框左下角顶点，原因有三：一是符合绝大多数PCB厂商的CAM软件默认坐标系，避免数据转换时的偏移风险；二是便于后续使用M（Move）命令进行绝对坐标移动；三是为后续模块化布局提供统一的测量基准。

几何构造过程体现了几何直觉与工具技巧的结合：

/>-首段定位：利用一个过孔作为临时参考点，通过M命令输入X=0,

/>-长边绘制：切换至Keep-Out

Layer，使用Place

Line工具绘制第一条边。

关键技巧在于按Tab键调出属性面板，将线宽设为0.2mm（标准板框线宽），并确保终点坐标为X=53.9,

/>-宽边绘制与圆角处理：第二条边沿Y轴负向延伸，终点坐标为X=0,

Y=-41.7。

此时板框为直角矩形，而实际产品常需圆角以增强机械强度。

圆角处理不依赖徒手拖拽，而是采用Place

Arc工具，以拐点为圆心、设定合理半径（如1mm）绘制四分之一圆弧。

此方法保证了圆角的一致性与可复现性。

2.3

板框的正式化确认

绘制完成的线条仅是图形对象，必须通过Design

Board

objects命令将其正式提升为PCB的物理边界。

此操作后，AD19会自动裁剪所有超出该边界的图形元素，并在状态栏显示“Board

Shape

Updated”。

此后，任何试图将元件放置于板框外的操作都将被软件阻止，这正是Keep-Out

Layer作为硬性约束的体现。

3.

设计规则（Rules）：电气与工艺的契约

设计规则是连接电路逻辑与物理实现的契约，它将抽象的电气需求（如信号完整性、电源载流能力）和具体的制造工艺（如蚀刻精度、钻孔能力）翻译为CAD软件可执行的参数。

忽略规则配置或采用默认值，是新手项目失败的首要原因。

本节聚焦于四类核心规则的工程化设定。

3.1

Clearance）

电气间距规则定义了不同网络间导体的最小安全距离，其设定直接关联到PCB的可靠性与良率。

默认值（通常为0.254mm）源于通用FR4板材的最低工艺能力，但对STM32最小系统板而言过于保守且不必要。

• 工程依据：主流PCB厂对双面板的标准最小线距/线宽为0.15mm（6mil）。

  本项目设定为0.18mm（7mil），在满足工艺裕度的同时，为布线提供了更大灵活性。

• 配置路径：Design

  Rules

  Clearance。

  在Constraints选项卡中，将Minimum

  Clearance设为0.18mm。

  此处需特别注意：规则作用范围应设为All，而非针对特定网络，以确保全局一致性。

• 常见陷阱：当元件引脚或焊盘因间距不足而报错时，切勿盲目将间距设为0。

  这等同于取消安全约束，可能导致短路。

  正确做法是重新审视布局，调整元件位置或旋转方向，使飞线自然规避冲突。

3.2

线宽（Width）

线宽规则决定了布线的物理截面积，其设定需兼顾电流承载能力与高频信号特性。

• 电源网络：USB供电最大电流为500mA。

  根据IPC-2221标准，1oz铜厚下，0.3mm（12mil）线宽可安全承载此电流。

  但为降低压降、提升抗干扰能力，本项目将VDD_5V与VDD_3V3网络的Preferred

  Width设为0.5mm（20mil），Minimum

  Width设为0.3mm（12mil），Maximum

  Width设为1.0mm（40mil）。

  Maximum

  Width的设定至关重要——它允许在需要时手动加宽走线（如Tab键修改），而不会受限于Preferred

  Width。

• 信号网络：对于STM32的GPIO、USART、SPI等数字信号，Preferred

  Width设为0.2mm（8mil）已足够。

  此宽度在保证信号完整性的同时，最大限度地节省了布线空间。

3.3

过孔（Via）规范

过孔是多层板垂直互连的枢纽，其尺寸直接影响制造可行性与电气性能。

• 标准配置：Hole

  Size（钻孔直径）设为0.3mm（12mil），Diameter（焊盘直径）设为0.6mm（24mil）。

  此比例（2:1）是业界通行的可靠值，确保钻孔精度与焊盘附着力的平衡。

• 工程考量：本项目为双面板，过孔主要用于顶层与底层的地网络互连及少量信号跨层。

  无需使用微过孔或盲埋孔等高级工艺，故采用标准机械钻孔规格即可满足所有需求。

3.4

铜皮连接（Polygon

Style）

覆铜（Polygon

Pour）是构建低阻抗地平面的核心手段，而铜皮连接方式则决定了焊盘与地平面的电气关系。

• 关键配置：Design

  Rules

  Style。

  在Advanced模式下，为GND网络设置三种连接类型：

• Relief

  Connect（十字连接）：用于通孔焊盘（Through-hole

  Width为0.3mm（12mil），Air

  Gap为0.3mm（12mil），Number

  Conductors为4。

  此结构在保证焊接可靠性的同时，显著降低了热传导导致的虚焊风险。

• Direct

  Connect（直连）：用于表面贴装焊盘（SMD

  Pads）及过孔（Vias）。

  确保这些元件与地平面形成零阻抗连接，为高频噪声提供最优泄放路径。

• No

  Connect（不连接）：用于需隔离的特殊网络（如模拟地AGND），本项目暂不启用。

4.

接口器件定位：系统级布局的起点

接口器件（如USB-B插座、SWD调试接口、按键、LED、电源输入端子）是PCB与外部世界的物理接口，其定位是整个布局策略的基石。

错误的定位会导致布线路径冗长、信号反射加剧、EMC问题频发，甚至无法满足结构装配要求。

4.1

“CPU中心化”布局原则

在缺乏详细结构约束时，“以MCU为中心”的定位策略是普适且高效的。

STM32L412作为系统主控，其所有功能引脚均需与外围器件建立电气连接。

将MCU置于板面几何中心，可使各方向的平均走线长度最短，天然优化了布线拓扑。

• 物理依据：MCU的I/O引脚呈四周分布，中心化布局使飞线能均匀辐射至板边，避免单侧过度拥挤。

• 实践技巧：在AD19中，选中MCU封装，按Spacebar键可使其绕中心点旋转45°。

  此角度常能显著改善飞线走向，减少直角拐弯，使布线更流畅。

  现代SMT贴片工艺对此角度无特殊要求，不必顾虑。

4.2

接口分区与人机工程学

接口器件的物理排布需遵循清晰的分区逻辑与人机交互习惯：

• 供电区：USB-B插座与电源输入端子（如DC

  Jack）应集中布置于板体一侧（如右侧），便于线缆接入。

  二者间距需预留足够空间以容纳USB线插拔及电源线弯曲半径。

• 调试区：SWD调试接口（通常为10pin

  1.27mm间距排针）应靠近MCU的SWDIO/SWCLK引脚，且置于板边易于连接调试器的位置（如顶部）。

  避免将其深埋于板内，否则调试时需频繁翻转PCB。

• 人机交互区：用户按键与LED指示灯应布置于板体另一侧（如左侧），且高度一致、排列整齐。

  此布局符合右手操作习惯，便于用户观察与按压。

• 扩展区：预留的GPIO排针（如2x10pin）应沿板边直线排列，为后续功能扩展提供标准化接口。

4.3

飞线（Ratsnest）引导的动态优化

AD19的飞线是布局的实时导航图。

在初步定位接口后，应开启View

Boards

Ratsnest，观察各器件间的飞线密度与走向。

高密度飞线簇提示此处是信号汇聚中心，应优先将相关器件（如MCU、晶振、去耦电容）紧凑布局；而长距离、交叉飞线则预示着布局不合理，需调整器件相对位置以缩短路径。

5.

模块化布局：从功能到物理的映射

布局的本质是将原理图中的功能模块，依据其电气特性与物理约束，映射到PCB的二维平面上。

模块化布局是实现这一映射的最有效方法，它将复杂系统分解为若干个职责清晰、边界明确的子系统。

5.1

模块识别与归类

基于原理图，可识别出以下核心模块：

/>-MCU核心模块：STM32L412芯片本体、外部高速晶振（8MHz）、低速晶振（32.768kHz）、复位电路（RC网络或专用复位IC）。

/>-电源管理模块：USB

5V输入、5V转3.3V

LDO（如AMS1117-3.3）、输入/输出滤波电容。

/>-通信接口模块：USB-B插座、SWD调试接口、USART串口（可选）。

/>-人机交互模块：用户按键、LED指示灯。

/>-扩展接口模块：GPIO排针、ADC输入端子。

5.2

模块内部布局规范

每个模块内部均有严格的布局规范，违反者将直接损害系统性能：

• MCU核心模块：
• 晶振必须紧邻MCU的OSC_IN/OSC_OUT引脚，走线尽量短、直、等长，两侧各放置一个22pF负载电容，电容另一端就近连接至MCU的VSS引脚。

• 复位电路的RC时间常数需满足MCU上电时序要求（如10kΩ

  +

  100nF），电阻一端接MCU的NRST引脚，另一端接VDD，电容一端接NRST，另一端接VSS。

• 所有MCU的VDD/VSS引脚旁，必须放置0.1μF陶瓷去耦电容，且电容焊盘到引脚的走线长度应<2mm。

  这是保障数字电路稳定运行的生命线。

• 电源管理模块：

• LDO输入端：大容量电解电容（如10μF）

  +

  小容量陶瓷电容（0.1μF）并联，二者均需紧贴LDO的VIN引脚。

• LDO输出端：同样采用大小电容并联，且0.1μF电容必须紧贴VOUT引脚。

  输出电容的ESR需符合LDO数据手册要求，以确保环路稳定。

• 关键原则：“大电容滤低频，小电容滤高频”，且所有去耦电容的接地焊盘必须通过最短路径连接至地平面。

• 通信接口模块：

• USB-B插座的D+、D-信号线需严格等长、平行布线，避免与其他高速信号平行走线。

  其下方PCB区域应保持完整地平面，以提供稳定的参考平面。

• SWD接口的SWDIO、SWCLK、GND引脚应成一直线排列，GND引脚紧邻信号引脚，以降低回流路径阻抗。

5.3

模块间布局策略

模块间的相对位置由信号流向与功率等级决定：

/>-电源流向：USB输入

LDO输入

各外围模块。

此路径应呈单向、直线化，避免环形或来回折返。

/>-信号流向：MCU为核心，所有信号（USB、SWD、GPIO）均从MCU向外辐射。

因此，MCU应处于各模块的几何中心，而非物理中心。

/>-高低频分离：晶振、SWD等高频信号区域应远离电源输入、大电流走线及LED驱动电路，以防止噪声耦合。

6.

交互式布线：信号路径的精细化实现

布线是将原理图逻辑连接转化为物理导线的过程，其质量直接决定了信号完整性与EMC性能。

AD19的交互式布线（Interactive

Routing）是实现这一目标的核心工具，其高效运用依赖于对规则、技巧与信号特性的深刻理解。

6.1

布线策略与层分配

对于双面板，应遵循“顶层为主，底层为辅”的分层策略：

Layer）：承载所有关键信号线，包括MCU的GPIO、USART、SPI、I2C总线，以及USB

D+/D-、SWDIO/SWCLK等。

此层走线直观、易于调试。

Layer）：专用于地网络（GND）的完整覆铜，以及少量必须跨层的信号线（如MCU某些被包围的引脚）。

地平面的完整性是抑制噪声、提供低阻抗回流路径的基础。

6.2

关键信号布线规范

• USB差分对（D+/D-）：
• 必须使用Interactive

  Differential

  Routing（交互式差分布线）功能，而非普通布线。

  此功能确保两条线自动等长、等距、平行。

• 走线全程保持50Ω特征阻抗（取决于板材参数），线宽/线距需通过阻抗计算器验证。

  本项目中，D+/D-线宽设为0.2mm，线距设为0.2mm，可满足基本要求。

• 绝对禁止在D+/D-下方或上方走其他信号线，其参考平面必须是连续、无分割的地平面。

• SWD调试信号（SWDIO/SWCLK）：

• 此为高速同步信号，需严格控制走线长度。

  理想情况下，两根线长度差应<5mm。

• 在SWDIO与SWCLK引脚附近，各放置一个100Ω串联匹配电阻，电阻另一端接MCU。

  此电阻用于抑制信号反射，提升调试稳定性。

• 电源线（VDD_5V,

  VDD_3V3）：

• 必须使用Interactive

  Routing，并在布线过程中按Tab键调出属性面板，将线宽强制设为0.5mm（20mil）。

• 对于VDD_3V3，其走线应从LDO输出端开始，直接、短距地连接至MCU的VDD引脚，途中不得经过其他器件。

  这是保障MCU供电纯净的关键。

6.3

布线技巧与效率提升

• 推挤（Push）与滑动（Slide）：在布线时，按Shift+R可在Ignore

  Obstacles（忽略障碍）、Push

  Obstacles（推挤障碍）、Walk

  Around

  Obstacles（绕行障碍）间切换。

  Push模式下，新线会智能推开已有线段，大幅提升布通率。

• 自动打孔（Auto

  Via）：当信号需从顶层切换到底层时，按Ctrl+Shift+Mouse

  Wheel可快速添加过孔。

  过孔应尽量靠近信号源或负载端，以缩短过孔stub长度。

• 多线布线（Multi-Routing）：对于并行总线（如8位GPIO），可先选择所有待布线网络，然后启动交互式布线，软件将自动生成一组平行线，极大提升效率。

7.

覆铜（Polygon

Pour）与地平面构建

覆铜是PCB设计中最具工程价值的操作之一，其核心目标是构建一个低阻抗、高完整性的地平面（Ground

Plane）。

一个优秀的地平面不仅能为所有信号提供稳定的参考电位，更能作为高频噪声的“吸波海绵”和电磁干扰的屏蔽层。

7.1

覆铜前的准备

在执行覆铜前，必须确保：

/>-

所有地网络（GND）的焊盘、过孔、走线均已正确命名并连接。

可通过Tools

Netlist

Options中，Display选项卡下的Show

Pad

Nets已勾选，以便直观查看网络连接状态。

/>-Design

Style规则已按前述要求配置完毕。

7.2

顶层覆铜操作

• 创建覆铜区域：Place

  Polygon

  Pour，在顶层绘制一个完全覆盖板框内区域的多边形。

  绘制时，按Spacebar可切换拐角模式（直角/圆角），建议使用圆角以增强机械强度。

• 网络赋值：双击新建的覆铜区域，在Properties面板中，将Net字段设为GND。

  此时覆铜仍为空白。

• 覆铜执行：右键点击覆铜区域，选择Polygon

  Actions

  Selected。

  软件将根据Polygon

  Connect

  Style规则，自动填充铜皮，并为所有GND焊盘生成指定的十字连接或直连。

7.3

底层覆铜与智能粘贴

• 底层覆铜：切换至底层（L键），重复顶层覆铜步骤。

  但更高效的方法是使用Smart

  Paste（智能粘贴）：

  />1.

  选中顶层已生成的覆铜区域，按Ctrl+C复制。

  />2.

  切换至底层（L键）。

  />3.

  按Ctrl+Alt+V打开Special

  Paste对话框，勾选Paste

  current

  name，点击OK。

  />4.

  在底层任意位置单击，覆铜将被精确粘贴，且网络名自动继承为GND。

7.4

Vias）的部署

仅靠顶层与底层两个独立的地平面是不够的。

必须使用大量地过孔（Stitching

Vias）将二者紧密连接，形成一个三维立体的地网。

• 部署原则：沿板框边缘每隔10mm打一个地过孔；在MCU、LDO、USB插座等关键器件周围，以5mm间距密集布置地过孔；在高速信号（USB、SWD）走线下方，沿走线方向每5mm打一个地过孔。

• 操作方法：Place

  Via，在Properties面板中，将Net设为GND，Hole

  Size设为0.3mm，Diameter设为0.6mm。

  放置时，按Tab键可快速修改属性。

8.

设计规则检查（DRC）：质量门控的最后防线

DRC是PCB设计流程中不可或缺的质量门控环节，它通过自动化扫描，将设计与预设规则进行比对，暴露出所有潜在的电气与制造缺陷。

一次成功的DRC检查，是设计交付给PCB厂商前的最后也是最关键的验证。

8.1

DRC检查的启动与配置

• 启动：Tools

  Design

  Check（快捷键T+D）。

• 关键配置：
• Rules

  Check：务必勾选Electrical

  Clearance（间距）、Routing

  Width（线宽）、Routing

  Short-Circuit（短路）、Plane

  Polygon

  Style（覆铜连接）。

  其他如Un-Routed

  Nets（未布线网络）也应勾选，但需理解其含义——覆铜完成后，所有GND网络将自动连接，故此项报告的“错误”实为正常现象。

• Report

  Options：勾选Create

  Report

  File，生成详细的HTML报告，便于团队评审与问题追溯。

8.2

常见DRC错误解析与修复

• Clearance

  Constraint

  (间距违规)：

• 现象：Error:

  Clearance

  56.78))。

• 根源：两根不同网络的走线、焊盘或过孔间距小于0.18mm。

• 修复：放大报错位置，使用Interactive

  Routing重新布线，或调整相关元件位置。

  切忌强行缩小间距。

• Short-Circuit

  Constraint

  (短路)：

• 现象：Error:

  Short-circuit

  net)。

• 根源：两个本应属于同一网络的焊盘（如GND）被覆铜意外连接，或走线误触其他网络。

• 修复：检查报错位置的覆铜连接方式，若为误连，可临时将覆铜Repour为Remove，再Repour；若为走线误触，删除错误走线并重布。

• Un-Routed

  Net

  (未布线网络)：

• 现象：Warning:

  Net

  pins。

• 根源：覆铜尚未执行，或覆铜未正确赋值网络。

• 修复：执行Repour

  All，或双击覆铜检查Net属性是否为GND。

8.3

DRC报告的深度解读

DRC报告不仅是错误列表，更是设计健康度的体检报告。

重点关注：

/>-错误总数与分布：若某类错误（如Clearance）占比过高，表明规则设定或布局策略存在系统性偏差。

/>-错误位置密度：若错误高度集中在MCU或LDO周边，提示该区域布局过于紧凑，需重新规划。

/>-警告（Warning）的价值：如Un-Routed

Net警告，在覆铜后消失即为正常；但High

Density（高密度）警告则提示该区域布线压力过大，可能影响可制造性。

9.

项目总结：从工具操作到工程思维的跃迁

本课程所呈现的AD19

PCB设计八步法，其终极价值远不止于教会如何点击菜单、绘制线条。

它是一套完整的嵌入式硬件工程方法论，其内核在于将抽象的系统需求，通过严谨的约束设定、模块化的功能分解、以及反复的迭代验证，最终落地为一个可制造、可测试、可量产的物理实体。

对于即将步入职场的应届毕业生，本项目最大的启示在于：硬件设计没有“差不多”。

一个0.1mm的间距偏差，可能导致批量生产的良率暴跌；一个未被覆铜的GND焊盘，可能让调试陷入无休止的噪声排查；一个随意放置的晶振，足以让整个系统时钟失锁。

这些细节，正是区分“会画板”与“能设计”的分水岭。

因此，当你完成这块STM32L412最小系统板的设计时，请不要仅仅满足于它能点亮LED。

请思考：如果将此板用于工业现场，其EMC性能是否达标？如果量产十万片，其热设计能否支撑长期运行？如果客户要求增加蓝牙模块，你的布局是否预留了足够的扩展空间？这些问题的答案，不在AD19的菜单里，而在你每一次对规则的深究、对飞线的审视、对DRC报告的逐条分析之中。

真正的硬件工程师，始于工具，成于思维，终于责任。