高级程序语句

Modeling以过程语句为基本单位在过程体内部应用高级语句和操作符描述模块的行为特性不考虑具体的实现方法。

过程语句有initial语句和always语句两种形式。

initial过程语句称为初始化语句无触发条件从0时刻开始只执行一次。

initial语句用在testbench文件中用于对变量进行初始化或者产生特定的信号波形。

initial

end当模块中存在多个的initial语句时则所有initial语句同时从0时刻开始执行。

always

always语句有两种过程状态等待状态和执行状态。

当事件列表中无事件发生时always语句处于等待状态当事件列表中有事件发生时always语句进入执行状态执行完毕后自动返回等待状态。

事件列表begin

end事件列表示触发启动always过程语句执行的条件分为电平敏感事件和边沿触发事件两种类型。

电平敏感事件是指线网/变量的电平发生变化时触发过程语句进入执行状态。

其语法格式为

begin……end边沿触发事件是指线网/变量发生边沿跳变时执行语句块分为上升沿触发和下降沿触发两种分别用关键词posedge和negedge表示。

边沿触发事件1

1b1;endmodulealways过程语句也可以没有触发条件表示永远反复执行用来产生周期性的波形但不可综合只能用于测试平台文件中。

需要强调的是在always语句的事件列表中电平敏感事件和边沿触发事件不能混合使用。

一旦事件列表中含有由posedge或者negedge引导的边沿触发事件则不能再出现电平敏感事件即下述形式是错误的

always

语句块block是将两条或者两条以上的语句组合在一起使其在形式上如同一条语句其作用与C语言中的大括号“”相同。

顺序语句块sequential

block由关键词begin和end定义按语句的书写顺序执行块中的语句即前一条语句执行完后才能执行后一条语句。

若使用延迟则每条语句的延迟时间均相对于上一条语句的执行时刻而言。

[:块名]语句1;...语句n;end

block由关键词fork和join定义块中的所有语句从块被调用的时刻同时开始执行。

若使用延迟则每条语句的延迟时间均相对于块调用的开始时刻而言与语句的具体书写顺序无关。

reg

时序控制用于定义从开始遇到语句到真正执行该语句时的等待时间。

时序控制只用于仿真综合时所有的延时控制将被忽略。

[#延时量]

HDL中延迟量的单位由预编译指令“timescale”进行定义。

例如在文件头中添加语句

timescale

表示仿真时间单位为1ns仿真精度为1ps。

根据该命令仿真工具才认为

#10

assignment语句是指在initial/always语句内部对变量进行赋值的赋值语句。

赋值操作符

阻塞赋值按照语句的书写顺序进行赋值。

也就是说在前一条赋值语句执行结束之前后一条语句被阻塞不能执行。

只有前一条赋值语句执行结束后后一条语句才能被执行。

module

endmodule非阻塞赋值是指多条赋值语句同时赋值与语句的书写顺序无关即后面赋值语句的执行不受前面赋值语句的影响。

由于阻塞赋值与非阻塞赋值的赋值方法不同因此综合出的电路存在差异所以必须正确地区分和应用这两类赋值语句。

module

blocking(din,clk,reg1,reg2);input

din,clk;output

reg1;endendmodule当模块中既包含组合逻辑又包含时序逻辑时应该将组合逻辑和时序逻辑分开进行描述。

可以用一个always语句描述时序逻辑用另一个always语句描述组合逻辑或者改用连续赋值语句描述组合逻辑。

module

blocking(din,clk,reg1,reg2);input

din,clk;output

HDL中的高级程序语句和C语言一样用于控制代码的流向分为条件语句、分支语句和循环语句三种类型。

条件语句conditional

statement使用关键词if和else根据条件表达式的真假确定执行的操作用于对赋值过程进行控制分为简单条件语句、分支条件语句和多重语句三种类型。

module

d;endmodule由于简单条件语句没有定义条件表达式为假时执行的操作隐含条件表达式为假时不执行任何操作所以被赋值的变量应该保持不变因而会综合出时序电路。

if条件表达式

多重条件语句对条件表达式的判断有先后次序隐含有优先级的关系先判断的条件表达式优先级高后判断的条件表达式优先级低。

因此多重条件语句通常用于描述有优先级的逻辑电路。

d,c,b,a;output

分支语句使用关键词case...endcase引导功能相当于C语言中的switch语句用于实现多路选择。

module

(d,c,b,a)begincasez({d,c,b,a})4b1???:

2b11;4b01??:

HDL支持4类循环语句for、while、repeat和forever语句其中for语句、while语句的用法与C语言相同。

multi(result,op_a,op_b);parameter

Nbits8;

0;for(i1;iNbits;ii1)if(op_b[i])

result

endendmodule需要注意的是Verilog不支持i和i--这种循环增量的书写方式递加和递减只能写成ii1和ii-1。

while循环条件表达式

如果while循环中条件表达式的值为x或者z时则循环次数为0。

parameter

Modeling采用连续赋值语句基于表达式和操作符描述线网的功能用于组合逻辑电路的描述。

连续赋值语句的语法格式为

assign

endmodule需要说明的是1连续赋值语句用于对线网进行赋值不能对变量进行赋值2连续赋值语句和过程语句为平等关系不能相互嵌套使用3连续赋值语句的执行顺序与语句书写的顺序无关。

结构描述

Modeling方法类似于原理图设计是将电路中的基元、模块和功能IP之间的连接关系由连线转换为文字表达。

Verilog

HDL预定义了26个基本元器件primitives简称基元包括逻辑门和三态门上拉电阻和下拉电阻以及MOS开关和双向开关。

多输入门and,

HDL支持三种描述方式的混合使用即在同一模块中可以混合使用过程语句、连续赋值语句和例化语句。

Full_Adder(A,B,Cin,Sum,Co);input

A,B,Cin;output