例如#xff0c;序列10101001#xff0c;根据上述…一数的表示

首先将二进制做如下解释

以此类推那么任何整数或者说任意一个自然数均可以采用这种方式来表示。

例如序列10101001根据上述表示方法可以很容易推算出序列所表示的数值

128

和1这两个数字来代替。

0与1这两个数字很容易被电子化有电流就是

二定点数

几乎所有的计算机以及包括FPGA在内的数字信号处理器件数字和信号变量都是用二进制数来表示的。

数字使用符号0和1来表示

称为比特Binary

Digitbit。

其中二进制数的小数点将数字的整数部分和小数部分分开。

为了与十进制数的小数点符号相区别使用符号∆来表示二进制数的小数点。

例如十进制数11.625的二进制

数表示为1011∆101。

二进制数小数点左边的4位1011代表整数部分

小数点右边的3位101代表数字的小数部分。

对于任意一个二进制数来

个整数位和

原码是「未经更改的码」指一个二进制数左边加上符号位后所得到的码。

原码表示法是指符号位加绝对值的表示法。

符号位通常用0表示正号用1表示负号。

例如二进制数

)20∆110表示0.75(

取反即可得到负数的反码。

例如十进制数-0.75的二进制原码表示

)21∆110其反码为1∆001

数-0.75的二进制原码为1∆110反码为1∆001其补码为1∆010。

一提的是在二进制数的运算过程中补码最重要的特性是减法可以用加法来实现。

且符号位同样参与运算如果符号位发生进位把进位的1去掉余下的即结果。

由于正数的原码和补码完全相同因此对于加法运算来讲原码和补码的运算方式也完全相同。

补码的运算优势主要体现在减法上

我们以一个具体的例子来分析采用补码进行减法运算的优势在进行分析之前先要明确的是在电路中实现比较、加法、减法等运算

时都需要占用相应的硬件资源且需要耗费一定的时间。

因此完成相同的运算所需的运算步骤越少运算效率就越高。

假设4

B补1011按照二进制逢二进一的规则完成加运算得到10001舍去最高位1取低4

A补1010、

按照二进制逢二进一的规则完成加运算得到1111负数补码到原码的转换除去符号位以外全部取反加1即0000

0001即十进制数-1

从上面的例子可以看出当采用补码时无论加法运算还是减法运算均可通过加法运算来实现这对电路的设计是十分方便的。

1加减操作

实现难度上都要复杂得多但浮点数的加法和减法运算仍然是通过将浮点数分解为定点数运算以及移位等步骤来实现的。

当进行加法运算时Verilog

HDL的编译器按二进制规则逐位相加结果为01011。

如果设计者将这两个二进制数看成无符号整数则表示5611如果将这两个二进制数的小数点放在最高位与次高位之间

即0∆0101和0∆0110则表示0.31250.3750.6875。

需要注意的是与十进制数运算规则相同在进行二进制数的加法和减法运算时参与运算的两个二进制数的小数点位置必须对齐

Verilog

在声明端口或信号时默认的是无符号数如果需要将某个数指定为有符号数则只需在声明时增加关键字signed即可。

例如“wire

bit的二进制数如当成无符号整数表示的范围为0如当成有符号整数表示的范围为。

如果二进制数的表示范围没有溢出将运算数据均看成无符号数或有符号数则运算结果正确。

两个B

不溢出则需要

bit的数存放运算结果。

两个二进制数进行加法和减法运算只要输入数据相同不

虽然在二进制数的加法和减法运算中不论有符号数还是无符号数两个二进制数的运算结果的二进制数形式完全相同

但在Verilog

HDL中仍然有必要根据设计需要采用关键字signed对信号进行声明。

例如在进行比较运算时对于无符号数据1000大于0100对于有符号数据1000小于0100。

bit

bit的数存储但通过设计能保证最终的运算结果范围为-87即只需用4

例子1

具进行设计综合时RTL电路图中加法和减法运算会被直接综合成加法器或减法器。

乘法运算在其他软件编程语言中实现也十分简单但用

门电路、加法器、触发器等基本逻辑单元实现乘法运算却不是一件容易的事。

、

在采用Xilinx公司FPGA/CPLD进行设计时如果选用的目标器件如FPGA内部集成了专用的乘法器IP核则Verilog

HDL中的乘法运算在综合成电路时将直接综合成乘法器否则综合成由LUT等基本元件组成的乘法电路。

与加法和减法运算相比乘法器需要占用成倍的硬件资源。

当然在实际FPGA工程设计中需要用到乘法运算时可以尽量使用FPGA中的乘法器IP核这种方法不仅不需要占用硬件资源还可以达到很高的运算速度。

在FPGA设计中乘法运算可分为信号与信号的乘法运算以及常数与信号的乘法运算。

对于信号与信号的乘法运算通常只能使用乘法器IP核来实现对于常数与信号的乘法运算可以通过

×16

HDL中直接进行相关运算。

实际上通过基本逻辑单元构建这几种运算也是十分复杂的工作。

如果要用Verilog

HDL

Xilinx的FPGA一般都提供除法器IP核。

对于信号与信号的除法运算最好的方法是采用提供的除法器IP核对于除数是常量的除法运算则可以采取加法、减法、移位运算来实现除法运算。

下面

右移1位

需要说明的是与普通乘法运算不同常数乘法通过左移运算可以得到完全准确的结果而除数是常数的除法运算却不可避免地存在

运算误差。

采用分解方法的除法运算只能得到近似正确的结果且分解运算的项数越多精度越高。

参考杜勇.Xilinx

数字信号处理设计[M].电子工业出版社:202003.339.