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1任务目的2明确设计任务2.1,目前这部分代码两个文件没找到见第5、6节待解决中。

卷积器的设计RTLcon1.v4前仿真和后仿真测试信号test_con1.v5A/D转换器的Verilog

HDL

HM-65162模型RTL代码sram.v6.1这个文件没找到待解决中。

6.2RTL代码

2明确设计任务

卷积器是数字信号处理系统中常用的部件它首先对模拟输入信号实时采样得到数字信号序列。

然后对数字信号进行卷积运算再将卷积结果存入RAM中。

对模拟信号的采样由

A/D

HDL模型。

在电子工业发达的国家可以通过商业渠道得到非常准确的外围器件的虚拟模型。

如果没有外围器件的虚拟模型就需要仔细阅读和分析

RAM

转换器不是设计的硬件对象所以需要的只是它们的行为模型精确的行为模型需要认真细致地编写并不比可综合模块容易编写。

它们与实际器件的吻合程度直接影响设计的成功。

在这里可把重点放在卷积器的设计上直接给出

RAM

模型和它的器件参数见本文后面章节读者也可以对照器件手册认真阅读

RAM

通过前面的练习已经知道用高层次的设计方法来设计复杂的时序逻辑重点是把时序逻辑抽象为有限状态机并用可综合风格的

Verilog

WREND状态结束一次写操作若还未写入高字节则转到WRREADY状态//

开始高字节写入wr

以决定某些操作是否运行时会因为两个信号的跳变沿相隔太近而令状态机不能正常工作

因此利用

程序写完后首先用仿真器(如Vivado)做前仿真然后为检查编写的程序需要编写测试程序测试程序应尽可能检测出各种极限情况。

timescale

首先用综合器如synplify进行综合。

在综合时应注意选择器件库如Altera

FLEX10K系列FPGA或其他类型的FPGA。

综合完后生成了与原程序名相应的一个扩展名为edf的文件然后用布线工具如MAXPLUS

ver.9.3对刚才得到的扩展名为edf的文件进行编译如果编译不出错就可得到扩展名为vo的两个文件一个文件名与原文件名相同另一个文件名是alt_max2.vo。

用仿真器如Modelsim来做后仿真与前仿真一样对于Altera系列的FPGA只须将con1.vo和alt_max2.vo两个文件重新编译取代原先用con1.v编译的模型就可以了不同的FPGA具体方法有些不同但原理都是一样的。

这时将后仿真波形与前仿真波形比较就会发现后仿真把器件的延迟考虑进去了。

看波形检查结果是否正确若不正确则改动原程序重新进行上述步骤。

HDL

data_mem影响databufdata_buf影响datadata端口连接indata。

5.2RTL源代码

速度跟不上仿真模型不仅能够实现硬件电路的输出功能同时能够对输入信号进行

*///

begin#t12;if(!nconvst)$display(Warning!

SHA

begin$fclose(file);$display(Please

check