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96SEO 2026-02-23 15:05 19
FPGA----ZCU106基于axi-hp通道的pl与ps数据交互#xff08;全网唯一最详#xff09;_zcu106调试_发光的沙子的博客-CSDN博客大家好#xff0c;今天给大家带来的内容是#xff0…1、之前写过一篇关于ZYNQ系列通用的PS侧与PL侧通过AXI-HP通道的文档下面是链接。
FPGA----ZCU106基于axi-hp通道的pl与ps数据交互全网唯一最详_zcu106调试_发光的沙子的博客-CSDN博客大家好今天给大家带来的内容是基于AXI4协议的采用AXI-HP通道完成PL侧数据发送至PS侧PS侧数据发送至PL侧并没有实现但是保留了PL读取PS测数据的接口本实验完成了PL侧自定义数据传输到PS侧并在PS侧写加软件完成了PL侧传入数据的求和功能发挥了整个SoC的功能为后续PL侧加速计算PS侧数据分析奠定了基础。
_zcu106调试https://blog.csdn.net/qq_37912811/article/details/128097813?spm1001.2014.3001.5501但当时只是实现了PL侧向PS侧写入数据的功能。
而本次给大家带来完整的PS侧与PL侧读写数据完整实验原理以及实现方法。
需要注意的是本次实验数据接口均采用Xilinx的通用AXI4协议还有不会的同学赶紧去学习。
此外Xilinx为方便用户调试AXI4协议还提供了AXI
Design中搭建ARM侧的设计编写相应的数据生成Verilog文件然后进行仿真。
然后在Vivado的SIMULATIN时可以发现一个现象就是可以进行正常的写操作即FPGA可以向ARM写数据。
但是在进行读操作时即FPGA读取ARM侧数据的仿真时ARM侧应当发送的rvalid信号时钟不能拉高。
我一直以为是我代码的问题我还特意去Xilinx社区问了一下。
下面是帖子链接。
这也是为什么我去年只做了写操作的教程没有做读操作的教程。
Communityhttps://support.xilinx.com/s/question/0D54U00007BtXHuSAN/***-zcu106-board-uses-axihp-protocol-to-complete-***-communication-between-ps-and-pl***-write-function-is-normal-but-***-read-function-is-abnormal?languagezh_CN
相信大家在做FPGA的时候都会看一些网上的视频教程比如B站黑金的教程还会下载对应的程序但是人家的视频都是针对特定板子开发的对于我们这种使用Xilinx官方板子的开发者来说代码啥的都需要再改改。
就比如说他的AXI-HP通道读写DDR操作我看完以后我甚至以为是Vivado出现BUG了因为他的Block
wrapper竟然会有DDR接口而我用的ZCU106根本不会生成这个DDR接口只有AXI接口。
大家有兴趣的可以自行下载一下下面是视频链接以及代码链接。
裸机开发—PL读写PS端DDR之Vivado创建过程_哔哩哔哩_bilibili1.
AI开发五大部分详细讲述MPSoc系列FPGA芯片的各个部分开发的相关内容视频基于ALINX公司自主设计的FPGA开发板进行讲解理论结合实践让大家可以充分理解开发的,
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裸机开发—AD9280以太网传输及上位机显示波形实验https://www.bilibili.com/video/BV1UY4y1L7wb/?spm_id_from333.788
链接https://pan.baidu.com/s/1xr3D1EED4zb1eyJHYTGRHg
链接https://pan.baidu.com/s/1RiolZAHIi8hCskJJGrmSjg
ZYNQ视频链接https://pan.baidu.com/s/11_oHUzEOZlBXWLllCdTf6A
提取码3au6ubuntu16链接链接https://pan.baidu.com/s/19TurvpRlmWdEb8Yo_QatIg?pwdtpcx
UltraScale系列板卡ZCU系列在Vivado中进行仿真时rvalid信号确实不会自动拉高只有在上板子之后他才会被拉高。
那么问题来了每次生成bit文件时间那么长总不能每次都浪费吧为了解决这个问题我们可以使用Xilinx提供的AXI协议调试IPAXI
IP。
由于调试的AXI-HP接口因此下面以FPGA为主机ARM为从机进行测试ARM为从机即设置AXI
上面的设置依据大家的具体情况设定即可要想调试出的AXI接口直接可以上板使用最好的方法是先在block
wrapper中的verilog文件的ARM的每个端口配置然后依据这个设置axi
vip只有2M因此不能大量读写数据。
写的时候要看清楚地址下面这个偏移起始地址是44A0_0000但是我写的代码是从0000_0000开始的仍然可以正常使用具体原因不清楚。
④编写自己的数据生成代码已经AXI接口代码可以去我上面提供的链接里面下载也可以查看我之前的文章自行编写。
vip模块但这并不代表可以直接进行仿真了还需要添加一些仿真文件。
添加自定义的testbench.sv文件(sv文件哈system
打开例子工程文件夹x:\xxxx\xx\axi_vip_0_ex\imports将这些文件夹复制到与testbench.sv同一个目录下如D:\vavado_project\AXI_VIP_SLAVE\AXI_VIP_SLAVE.srcs\sim_1\new更改testbench.sv文件
*vip*命令然后复制出现IP名称我这里是design_1_axi_vip_0_0。
将复制的IP名称贴入红框部分的阴影部分_pkg以及_slv_t都不改
这样就配置好了直接在Vivado中进行simulink即可。
需要注意的是如果配置axi
vip为主机那么需要修改axi_vip_0_mst_stimulus.sv文件将下面这段代码注释掉即可不然会报错。
以上内容参考了知乎大神帖子下面是传送门【VIVADO
芯选】关于IP的介绍。
IP内功能较为丰富这里仅对使用到的部分进行记录如果有错误的地方还请提醒。
AX…https://zhuanlan.zhihu.com/p/526968284
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