2.1

在Vivado的时序约束窗口中存在一类特殊的约束划分在others目录下可用于设置忽略或修改默认的时序路径分析以Vivado2022.1版本为例主要包括以下4类

二、Set

analysis设置案例分析命令通常通过对逻辑如配置寄存器设置常数值来描述功能模块设置对象可为端口线net层级引脚或子模块输入引脚常数值通过约束的逻辑单元传输从而关闭该单元的任何时序分析功能和设置set

false

analysis可以减少分析的空间运行时间和内存消耗将信号是一个常量值的信息告知时序分析工具是很重要的对于保证不去报告非功能路径和不相关的路径也是至关重要的。

因此一个引脚pin带有set_case_anlaysis约束时,上面传输的信号是不活跃信号和引脚相关的时序arc是关闭的。

最常见的使用场景是对一个多路选择器选择引脚设置为0或1使得两个多路选择器中一个输入来传输以关闭从mux/s到mux/I1引脚的时序分析路径为例约束命令如下

set_case_analysis

的一个输入通过set_case_analysis设为0AND门的输出也为0即0传输到了下一逻辑时序分析工具不会去计算对应的时序arch也不会展示在时序报告中。

但是布局布线中仍会去修复这些引脚上的最大切换最大扇出违例。

2.2

可约束的值有4个01risingfalling约束为0或1时对应的时序路径将不存在设置为切换边沿时只有信号为设置的边沿切换时才进行时序分析。

2.3

约束两个主时钟到CLKBUFGMUX的两个输入引脚上将set_case_analysis约束选择引脚clock_sel/S的值为1此时将只有clk_B会传输到输出端口clk_A被阻断了效果和将对应的pin连接到VDD或VSS相同。

。

create_clock

timing_analysis(d1,d2,clk1,clk2,clk3,clk4,rst,out1,out2);

input

未添加set_case_analysis时的时序报告同步时钟报告中只有clk4异步时钟报告中有clk1到clk2clk2到clk3的时序路径根据综合网表连接图符合预期。

对clk1设置set_case_analysis值为fallclk4设置set_case_analysis值为1同步时钟路径中已不存在clk4异步时钟路径中存在clk1到clk2。

因为clk1设置的analysis

四、参考资料

1、用户手册《ug835-vivado-tcl-commands-en-us-2023.1.pdf》

文档链接https://pan.baidu.com/s/1Su_w9CDHR7R9_tt_in_arQ?pwd7w4f

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