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96SEO 2026-02-19 08:46 9
对于组合逻辑中如果使用if-else语句未补全else语句则默认在其他条件下数据均保持为原来的状态那么也会产生锁存器。
end而如果在组合逻辑中使用case语句未列出case中条件所有的可能性则相当于对于未列出的那些情况数据均保持为原来的状态也会产生锁存器。
那么总而言之言而总之。
对于锁存器其产生的原因可以总结为一点想要通过组合逻辑保持数据不变。
对于组合逻辑的实现我们可以认为它是用很多门电路搭建而成的那么门电路与寄存器不同其不具有保持当前状态的功能。
也就是说构成当前组合逻辑的电路中任何一个信号发生改变都会导致输出结果发生改变。
如果要通过组合逻辑实现保持数据的不变那就只能产生锁存器了可以参考《数字电子技术基础》第五版的SR触发器。
我们知道了锁存器的产生原因就可以对症下药在编写Verilog代码时注意编码风格即可避免锁存器的产生。
end2在组合逻辑中使用case语句时设置默认状态default并默认状态下的数据进行赋值
在FPGA设计过程中有可能出现一些情况必须使用组合逻辑保证其实时性且需要保持数据不变保证其他运算的正确性。
那么又该如何处理
假如我们要实现如下面时序图所示功能输出data_out在有效信号valid的上升沿处锁存输入data_in的值那么要如何实现
end那么采用时序逻辑实现会导致延迟一怕无法在有效信号valid的上升沿锁存数据如下图所示。
data_out;但是组合逻辑要实现保持状态必然会产生锁存器。
综合后会再Messages界面会警告出现锁存器同时在Schematic中也可以看到出现了锁存器如下图所示。
而在我们的设计中我们是不希望出现锁存器的因为其不利于时序分析。
那么也可以采用组合逻辑时序逻辑的方式实现通过多使用一部分寄存器资源来实现在valid上升沿处进行数据采样且不产生锁存器代码如下。
重新综合后可见锁存器消失同时可以对齐进行仿真时序符合前面的要求。
sys_rst_n)if(!sys_rst_n)r_data_in
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