1.2.1

之前的章节提到时钟对于FPGA的重要性不亚于心脏对于人的重要性所有的逻辑运算都离开时钟的驱动。

那是不是只要有时钟就可以正常运行答案是否定的时钟是不能随意的一个工程设计是否逻辑正常还需要有正确的时序分析结果。

1.1

对于一个信号电平1要从寄存器FF1传输到FF2波形如右图CLK1成为发送时钟CLK2为捕获时钟本例中发送时钟和捕获时钟来自相同的时钟源实际可不同。

在clk1的上升沿位置信号开始传入然后从Q直接输出输出波形为FF1_Q,在第二个周期电平1要被CLK2的上升沿捕获从而从FF2的Q输出波形为FF2_Q。

时序分析即分析两个寄存器间的时序效果提到时序就离不开你无法忽视而且必须理解透彻的4个概念setup建立时间、holdup保持时间、recovery恢复时间、removal去除时间。

信号可分为3类时钟信号控制信号数据信号控制信号又包括使能信号复位信号。

setup/holdup描述的是时钟信号和数据信号的关系recovery/removal描述的是时钟信号和复位信号的关系。

1.2

时钟偏斜时钟经过不同路径到达寄存器的时间不同存在时间差即为时钟偏斜

时钟抖动时钟的频率无法保持任何时刻间都完全一致存在变化这种变为称为时钟抖动

时钟边沿切换理想的时钟信号在上升沿和下降沿状态的切换是瞬间完成的实际上上升沿和下降沿是一个变化的过程也是需要一定的时间。

1.2.2

触发器从逻辑功能上分为RS触发器D触发器JK触发器从触发形式也可分为边沿触发和电平触发。

根据触发器的真值表可明确看出区别在实际使用时主要都是D触发器D触发器也是由RS触发器改造而成的。

D触发器自身特性是导致存在setup和holdup的根本原因,下图为边沿触发的D触发器内部结构图由6个与非门组成。

输入为CLK和D有F4和F5的输出反馈回到F3和F6的输入而这其中就存在一定的要求在时钟上升沿到来前数据需提前到达提前到达的最小时间为setup时间这样数据D才能有效被捕获到此外数据和时钟依次到达后数据信号还需稳定一段时间该时间的最小值即为holdup时间否则触发器的输出将不可预知。

注setup和holdup时间为器件的硬件特性也即该值为固定值时序分析时两值为常数。

二、时序分析

以触发器FF1到触发器FF2间的时序路径为例进行分析可抽象为下图流程。

clk2:捕获时钟,FF2用clk2进行Q1的输出数据为方便理解clk1和clk2为周期相同的同步时钟

Tco:数据data从FF1的输入端口D1到输出端口Q1的时延也即FF1数据处理时间

Tsetup:触发器FF2的建立时间数据如果要从D2端口被FF2稳定检测到则要比时钟clk2边沿至少提前Tsetup到达

Tholdup:触发器FF2的保持时间数据如果要从D2端口被FF2捕获到则在时钟clk2边沿到达后还得维持状态至少Tholdup时间后数据才真正被FF2存储进去

T:clk1和clk2的时钟周期相同都为T周期不同的分析类似。

​2.2

时钟分析原则在一个时钟周期内捕获寄存器FF2上数据到达时间要比时钟提前至少Tsetup在时钟到达后数据至少要保持状态Tholdup时长的时间才能准确存入寄存器中。

时钟波形图如下图

建立时间满足条件TsetupTTclk-TdataTTclk2-(Tclk1TcoTcombTnet)

公式变换TTcoTcombTnetTsetupTclk1-Tclk2

公式含义数据传输时延时钟偏斜setup时间需小于等于一个周期的时间

保持时间满足条件TholdupTdata-TclkTclk1TcoTcombTnet-Tclk2

公式变换Tclk1TcoTcombTnetTclk2Tholdup

公式含义数据从触发器FF1传输到触发器FF2的时延小于等于FF2的时钟延时加上holdup时间因为对FF2来说数据data从FF1到达FF2的D端口后维持Tdata后即会被下一个data覆盖。

​对于setup公式还有一个容易引起疑问的地方就是setup时间到达时间加上了一个时钟周期T这个要注意波形图中标注的分析的时间起点最终setup、holdup是针对数据D1从FF1传输到FF2的输入端口D2后进行的数据从D1到Q1是需要耗费一个周期因此需要增加一个周期T。

另外对于modelsim仿真的波形会发现时钟上升沿和数据的变化有时是完全对齐的无需考虑保持时间和建立时间这是因为仿真的波形为理想的波形。