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96SEO 2026-02-19 16:53 27
加强约束重新进行综合对违规的路径进行进一步的优化但是一般效果可能不是很明显降低时钟的频率但是这个一般是在项目最初的时候决定的这个时候很难再改变
对绝大多数工艺任何一种标准单元(standardcell)都有不同种速度的Library也就是常说的不同Vt的cell比如HVT,
delay最常用的方法就是更换不同Vt的cell比如HVT的cell换成RVT,
path中可能会出现因为cell的驱动能力比较弱而产生比较大的delay。
这时就可以将这种cell更换成驱动能力更强的cell。
比如X2倍的cell更换成X4或者X6的cell。
3将net的layer更换成阻值更低的金属层以减小cell的load和net
pin插入buffer或者inverter以增加capture
保持时间裕量与建立时间裕量是一对互斥的关系上述可以用于优化建立时间裕量的方法都不能用于优化保持时间裕量大家要注意。
在组合逻辑中插入延时buffer或者链路拉长使得数据传输延时变大。
可以在后端调整时钟SKEW使得违例寄存器的时钟SKEW变得更小相对于正SKEW
的位置是靠近launch端还是capture端还是并无任何要求呢
在逻辑和物理上都应该尽量靠近capture端也就是endpoint。
在逻辑上更靠近endpoint能够保证插入的cells只会影响到有violation的path物理上更靠近endpoint能够有效避免
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