从set_multicycle_path到时钟域交互：STA约束中的高频陷阱解析

在数字芯片设计的后端流程里，静态时序分析（STA）工程师的日常工作，有一大半是在和各种时序例外（Timing

Exceptions）打交道。

其中，set_multicycle_path这条约束，看似简单，却像一个精巧的陷阱，稍有不慎就会让整个时序签核（Sign-off）过程陷入混乱。

尤其是在处理跨时钟域（Clock

Domain

CDC）的交互时，PLL分频、DDR接口、多速率数据通路等场景，对-start和-end参数的选择，以及与之配套的保持时间（Hold）检查设置，都考验着工程师对时序本质的理解深度。

很多工程师记住了“hold检查值等于setup值减1”的规则，却未必清楚其背后的数学原理和电路行为模型。

这篇文章，我们就来深入这些高频陷阱，拆解其背后的逻辑，并提供一套可复用的、稳健的约束策略。

1.

重温基础：为什么需要多周期路径？

在同步数字电路中，默认的时序检查模型是单周期（Single

Cycle）模型。

数据在发射触发器（Launch

Flip-Flop）的时钟有效沿被发出，必须在下一个时钟有效沿之前，稳定地到达捕获触发器（Capture

Flip-Flop）的数据输入端，以满足建立时间（Setup

Time）要求。

这个“下一个时钟沿”通常就是捕获时钟的下一个有效沿。

然而，并非所有逻辑路径都能或都需要在一个周期内完成。

例如：

• 分频时钟交互：一个由100MHz时钟驱动的模块，向一个由50MHz（2分频）时钟驱动的模块发送数据。

  对于慢速时钟域，其周期是快速时钟域的两倍，数据有更充裕的时间到达。

• 多周期计算单元：像某些迭代计算、复杂算法单元（如除法器、某些加密模块），其计算延迟本身就设计为多个时钟周期。

• 特定协议接口：如某些存储器接口或串行通信协议，其数据有效窗口可能跨越多个时钟周期。

这时，如果仍然用单周期模型去检查，工具会报告大量虚假的建立时间违例（False

Violations），导致过度优化（Over-optimization），浪费面积和功耗，甚至引入不必要的时序风险。

set_multicycle_path的作用，就是告诉STA工具：“这条路径允许使用N个时钟周期来完成数据传输”，从而放宽建立时间检查。

一个最基础的设置示例如下：

#
假设CLK_FAST周期为2ns，CLK_SLOW周期为4ns（2分频）
create_clock
设置从快速时钟域到慢速时钟域的多周期路径，允许2个CLK_FAST周期（即1个CLK_SLOW周期）建立
set_multicycle_path
CLK_SLOW]

这条命令的关键在于-end选项，它指定了多周期计算是相对于捕获时钟（Capture

Clock）的边沿进行的。

-end意味着“将捕获沿向后移动N-1个捕获时钟周期”。

设置N=2后，建立时间检查点就从默认的捕获时钟下一个上升沿，移动到了下下个上升沿，检查窗口从2ns放宽到了4ns。

2.

陷阱核心：-start

的抉择与时钟频率关系

-start和-end参数的选择，是第一个高频陷阱。

选择错误，会导致约束完全无效，或者产生相反的收紧效果。

核心准则：

• -end：当发射时钟（Launch

  Clock）频率高于捕获时钟频率时使用。

  它移动的是捕获沿，放宽的是路径的接收端时间窗口。

  正如上一节的例子。

• -start：当发射时钟频率低于捕获时钟频率时使用。

  它移动的是发射沿，放宽的是路径的发送端时间窗口。

  这听起来有点反直觉，让我们看一个例子。

假设一个配置寄存器由慢速配置时钟（50MHz,

20ns）更新，但其输出数据需要被一个高速核心时钟（200MHz,

5ns）读取。

create_clock
-period
这会将捕获沿（CLK_FAST）向后移3个周期（15ns），但CLK_SLOW周期长达20ns，检查点可能反而更严。
正确做法：使用
CLK_FAST]

这里-start表示将发射沿（Launch

Edge）向前移动N-1个发射时钟周期。

设置N=4，意味着数据可以在CLK_SLOW的第N个周期（即第4个周期）的上升沿发出，然后在CLK_FAST的某个上升沿被捕获。

这相当于给了数据从慢速时钟域发出后，长达(N-1)*T_slow

+

T_fast的时间到达高速时钟域的第一个捕获触发器。

为了更清晰，我们对比一下两种场景：

注意：在实际项目中，PLL生成的分频时钟是最常见的场景。

务必使用create_generated_clock正确定义分频时钟与源时钟的衍生关系。

STA工具能识别这种同步关系，并自动进行跨时钟域检查。

如果错误地将两个有衍生关系的时钟定义为异步时钟（set_clock_groups

-asynchronous），再设置多周期路径将是无效的。

3.

Setup

1？

这是第二个，也是被问得最多的陷阱。

几乎每个工程师都知道，设置了多周期路径的建立时间检查后，通常需要配套地设置保持时间检查：

set_multicycle_path
-setup
CLK_SLOW

为什么保持时间的多周期值通常是建立时间值减1？这并非随意规定，而是由保持时间检查的物理意义和默认检查边沿决定的。

1.

默认检查边沿：

• 建立时间检查：默认检查发射沿和下一个捕获沿之间的时间差。

• 保持时间检查：默认检查同一个捕获沿和可能干扰它的下一个发射沿之间的时间差。

  更具体地说，是检查数据在捕获沿保持稳定的时间，防止被紧随其后的、来自同一个发射触发器的新数据覆盖。

2.

-setup

-end时，我们将捕获沿向后移动了N-1个捕获时钟周期。

这意味着，对于建立时间检查，合法的“数据窗口”变长了。

3.

保持时间检查的目的是确保这个“变长的数据窗口”在开头也是稳定的。

如果保持时间检查的捕获沿不随之调整，它仍然会检查默认的捕获沿（即原始的下一个捕获沿）。

那么，它检查的将是上一个发射沿发出的、本应在原始窗口被捕获的旧数据，是否会因为路径延迟太短，而在新的、被推迟的捕获沿到来之前就被新数据冲掉？这显然不是我们关心的。

我们关心的是，对于这个新的、被推迟的捕获沿，数据是否稳定。

因此，保持时间检查的捕获沿必须与建立时间检查的捕获沿对齐。

set_multicycle_path

-hold

-end中的1，意味着将保持时间检查的捕获沿，从默认位置向后移动1-1=0个捕获时钟周期。

但请注意，这里的“默认位置”是相对于新的建立时间检查环境而言的。

实际上，这条命令的效果是：将保持时间检查的捕获沿，设置为与新的、被推迟后的建立时间检查捕获沿是同一个沿。

数学推导简化视图：

假设发射时钟和捕获时钟为同源同频时钟，周期为T。

• 默认：建立检查发射沿@T0，捕获沿@T1；保持检查捕获沿@T1（防止T1时刻数据被T1时刻发射的新数据干扰？不，其实是防止被T0时刻发射、本应在T1时刻捕获的数据，因延迟太短而在T1前被T1时刻发射的新数据覆盖。

  有点绕，我们看下图）。

• 设置N=2

  -setup

  -end：建立检查捕获沿被移动到@T2。

• 此时，对于捕获沿@T2，可能干扰它的“下一个发射沿”是@T2吗？不是，因为@T2发射的数据是针对下一个捕获沿@T3的。

  真正可能干扰@T2捕获数据的，是上一个发射沿@T1发出的、针对捕获沿@T2的数据吗？不，@T1的数据是针对默认捕获沿@T2的（现在我们移动了捕获沿）。

  实际上，对于移动后的捕获沿@T2，我们关心的是@T0时刻发射的数据能否稳定保持到@T2。

  而可能提前冲掉@T0数据的，是@T1时刻发射的、针对原始捕获沿@T2（现已移动）的数据吗？工具默认的保持检查会错误地检查这一点。

为了正确检查，我们需要将保持时间检查的“参考发射沿”也向后移动。

-hold命令中的数值M，定义了将默认的保持时间检查捕获沿移动M-1个周期。

为了让保持检查对齐新的建立检查捕获沿，我们需要让移动后的保持检查捕获沿，等于移动后的建立检查捕获沿。

通过推导（此处省略详细时序图），可以得出M

=

1时，两者对齐。

结论：set_multicycle_path

-setup

...配套set_multicycle_path

N-1

...的目的，是将保持时间检查的参考点，从原来的默认捕获沿，同步调整到与新的、放宽后的建立时间检查捕获沿相同的位置，从而检查在新数据窗口起始时刻，数据是否稳定，不会被过早到来的、针对下一个数据窗口的数据所干扰。

4.

实战场景剖析与约束模板

理论之后，我们来点实战的。

下面列举几个典型场景和对应的约束模板。

场景一：PLL分频时钟域数据流（快发慢收）这是最经典的场景。

一个PLL产生核心时钟CLK_CORE，其2分频产生外设时钟CLK_PERI。

#
时钟定义
从核心模块（快时钟）到外设模块（慢时钟），允许2个核心时钟周期建立
set_multicycle_path
反向路径（慢发快收）通常也需要检查，但可能不需要放宽，取决于设计
set_multicycle_path
CLK_CORE]

场景二：DDR接口中的读/写路径DDR（双倍数据速率）接口的时钟关系复杂。

以控制器（高速）与PHY（低速）之间的写路径为例，控制器可能在高速时钟域处理数据，PHY在低速时钟域进行并串转换。

#
假设：MCK为存储器控制器时钟（高速），WCK为写时钟（可能是MCK的2分频或同频不同相）
create_clock
注意：DDR可能是边沿对齐，约束需结合set_input_delay/output_delay
set_multicycle_path
对于地址/命令路径，可能周期关系不同，需要单独约束

提示：DDR时序约束极度复杂，强烈建议参考IP供应商提供的约束模板，并结合时序仿真进行验证。

上述仅为示意。

场景三：异步FIFO的同步器路径这是一个特殊场景。

异步FIFO的读写指针在同步到对方时钟域时，需要经过同步器（两级或多级触发器）。

对于同步器内部的路径，绝对不能设置多周期路径！同步器的延迟必须尽可能短，以确保亚稳态的快速恢复。

多周期路径约束应只用于已经同步好的信号从FIFO的格雷码指针解码到实际读写地址的逻辑路径（如果跨了时钟域且频率不同）。

#
错误示范：对同步器路径设置多周期（绝对禁止！）
set_multicycle_path
例如，读时钟域根据同步后的写指针生成“空”标志的逻辑
set_multicycle_path
empty_gen_logic/IN]

通用检查清单：

在设置完多周期路径约束后，建议进行以下检查：

1. 报告验证：使用report_timing

   -from

   ...检查目标路径的建立和保持时间检查边沿是否按预期移动。

2. 路径覆盖检查：确认约束是否精确覆盖了目标路径，没有过度约束（Over-constraint）或约束不足（Under-constraint）。

   可以使用-through选项细化路径。

3. 时钟关系确认：确保涉及的时钟是同步的（同源衍生）。

   异步时钟之间应使用set_clock_groups或set_false_path，而非set_multicycle_path。

4. 保持时间配套：永远记得检查并配套设置正确的保持时间约束。

5.

高级话题：单边约束、路径分割与工具差异

有时你会遇到“单边多周期路径”的需求。

例如，一个双端口存储器，端口A是高速写，端口B是低速读。

从B到A的读路径可能不需要放宽（或者约束不同）。

这时，就需要单独约束一个方向。

另一个陷阱是路径分割（Path

Segmentation）。

当你在路径中间使用了set_input_delay或set_output_delay来创建虚拟的起点终点时，原有的跨时钟域路径会被分割。

此时，原先设置在起点和终点时钟之间的多周期约束可能会失效，你需要在新创建的路径段上重新应用约束。

最后，不同的STA工具（如PrimeTime,

Tempus）在解释多周期路径约束时，细节上可能有细微差异。

尤其是在处理生成时钟（Generated

Clock）、时钟门控（Clock

Gating）和复杂-through条件时。

一个稳健的做法是，在关键路径上，不仅看约束，一定要结合工具报出的时序报告（Timing

Report），亲自验证发射沿和捕获沿的位置是否符合设计预期。

约束文件不是一劳永逸的咒语，而是对电路行为的精确描述。

理解set_multicycle_path背后的时钟边沿移动机制，结合具体设计的数据流图反复推敲，才能避开这些高频陷阱，写出既安全又高效的SDC约束，为芯片的时序签核打下坚实基础。

在实际项目中，我习惯在设置这类约束的旁边，用注释画上简单的时序图，标明发射沿、默认捕获沿、移动后的捕获沿，这对后续维护和调试有巨大帮助。