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-【next】-选择芯片类型

由视图可得视图左边为输入右边为输出。

其中连接有一系列的元器件。

比如比较器当输入相等时输出

1不相等时输出

一个功能的实现需要经过多重门的处理后才能实现一个元件的内部原理结构图十分复杂。

功能仿真波形

功能仿真是指不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证。

由仿真波形可得对于输入状态的变化输出结果实时变化没有延迟其结果与电路设计的真值表的结果相对应。

madd00

功能仿真操作简单能体现和验证实验的功能但忽略延迟的影响会使结果与实际结果有一定误差。

时序仿真波形

时序仿真是指在布线后进行是最接近真实器件运行的仿真它与特定的器件有关又包含了器件和布线的延时信息。

由波形可得当输入状态发生改变时输出结果并未同时改变而是有一定延迟同时由于输入状态的改变导致电路出现“冒险”导致输出结果并未与预期结果相同。

时序仿真可以用来验证程序在目标器件中的时序关系。

同时考虑了器件的延迟后其输出结果跟接近实际情况但是考虑的情况过多不容易操作容易产生错误。

时序仿真不仅反应出输出和输入的逻辑关系同时还计算了时间的延时信息是与实际系统更接近的一种仿真结果。

不过要注意的是这个时间延时是仿真软件“估算”出来的。

时序分析

总结所有经典定时分析的结果并报告每个定时特性的最坏情况定时。

比如从

b[7]到

实际连接图中个元器件连接之间是存在时间延迟的而且不同的元器件之间的时间延迟也不相同。

2、移位逻辑

A创建工程选择的芯片为familyFLEX10KnameEPF10K20TI144-4

编写源代码

由视图可得视图左边为输入右边为输出。

其中连接有一系列的元器件。

比如比较器当输入相等时输出

1不相等时输出

一个功能的实现需要经过多重门的处理后才能实现一个元件的内部原理结构图十分复杂。

功能仿真波形

功能仿真是指不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证。

由仿真波形可得对于输入状态的变化输出结果实时变化没有延迟其结果与电路设计的真值表的结果相对应。

当fbus1frbus0flbus0不执行移位操作输出等于输入cf

不改变

当fbus0frbus1flbus0执行右移输出等于输入右移移位有进位的话cf为1

当fbus0frbus0flbus1执行左移输出等于输入左移一位cf

不改变

功能仿真操作简单能体现和验证实验的功能但忽略延迟的影响会使结果与实际结果有一定误差。

时序仿真波形

时序仿真是指在布线后进行是最接近真实器件运行的仿真它与特定的器件有关

又包含了器件和布线的延时信息。

由波形可得当输入状态发生改变时输出结果并未同时

改变而是有一定延迟同时由于输入状态的改变导致电路出现“冒险”导致输出结果并未与预期结果相同。

时序仿真可以用来验证程序在目标器件中的时序关系。

同时考虑了器件的延迟后其输出结果跟接近实际情况但是考虑的情况过多不容易操作容易产生错误。

时序仿真不仅反应出输出和输入的逻辑关系同时还计算了时间的延时信息是与实际系统更接近的一种仿真结果。

不过要注意的是这个时间延时是仿真软件“估算”出来的。

时序分析

总结所有经典定时分析的结果并报告每个定时特性的最坏情况定时。

比如从

fbus

实际连接图中个元器件连接之间是存在时间延迟的而且不同的元器件之间的时间延迟也不相同。

3、控制信号产生逻辑

A创建工程选择的芯片为familyFLEX10KnameEPF10K20TI144-4

编写源代码

由视图可得视图左边为输入右边为输出。

其中连接有一系列的元器件。

比如比较器当输入相等时输出

1不相等时输出

一个功能的实现需要经过多重门的处理后才能实现一个元件的内部原理结构图十分复杂。

功能仿真波形

功能仿真是指不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验

证。

由仿真波形可得对于输入状态的变化输出结果实时变化没有延迟其结果与电路

mova

指令执行时shi_fbusalu_encf_enzf_ensm_en

输出为

功能仿真操作简单能体现和验证实验的功能但忽略延迟的影响会使结果与实际结

11reg_wa

时序仿真是指在布线后进行是最接近真实器件运行的仿真它与特定的器件有关

又包含了器件和布线的延时信息。

由波形可得当输入状态发生改变时输出结果并未同时

改变而是有一定延迟同时由于输入状态的改变导致电路出现“冒险”导致输出结果

时序仿真可以用来验证程序在目标器件中的时序关系。

同时考虑了器件的延迟后其

输出结果跟接近实际情况但是考虑的情况过多不容易操作容易产生错误。

时序仿真不

仅反应出输出和输入的逻辑关系同时还计算了时间的延时信息是与实际系统更接近的一

种仿真结果。

不过要注意的是这个时间延时是仿真软件“估算”出来的。

时序分析

实际连接图中个元器件连接之间是存在时间延迟的而且不同的元器件之间的时间延

四、思考题

当fbus1frbus0flbus0不执行移位操作输出等于输入cf

不改变当fbus0frbus1flbus0执行右移输出等于输入右移移位有进位的话cf为1

当fbus0frbus0flbus1执行左移输出等于输入左移一位cf

不改变

答应当逐个分析每个控制信号在不同的指令下对应的状态利用逻辑函数进行状态的总和。

五、实验总结、必得体会及建议

1、从需要掌握的理论、遇到的困难、解决的办法以及经验教训等方面进行总结。

1需要掌握的理论基本了解了简易模型机的内部结构和工作原理。

同时熟悉了选择器移位逻辑控制器的工作原理。

学会

Verilog

的使用还不够熟练特别是进行波形仿真的功能仿真和时许仿真分别怎么操作的方面有一定不足。

3解决方法通过上网查询相关资料和询问同学后得以解决问题并通过分析报告发现电路中的问题。

有不理解的还请教了老师不仅收获了方法还掌握的技巧。

4经验教训对于电子电路的学习一定要肯动手光是看是学不会的一定要落到实处多自己使用软件进行仿真才能加深对于这门课程的理解。

控制器各个控制信号的输出功能表十分重要可以先引导同学们列出这个对应表。