1、前言

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1、前言

既然有半加器和全加器那自然也有半减器和全减器了。

尽管在电路中减法的实现基本都是

的形式但是正所谓技多不压身了解一下半减器和全减器还是有一定作用的至少能扩宽知识面嘛。

2、半减器

Subtractor它将2个1bit的输入数据相减输出一个1bit的结果即

0不需要向高位借位差为0即Bo

2个1bit数相减最多只有4种情况在上面已经例出来了据此可以写出半减器的真值表

被减数减数差向高位借位XYDiBo0000011110101100

向高位借位Bo在X

顺便提一句虽然半减器的基本电路是上面这个样子的但是因为在FPGA中只有查找表LUT而没有具体的门电路所以如果用FPGA来综合半减器的话它的电路应该是这个样子的因为只有2个输入和2个输出所以只要1个LUT6就可以覆盖到所有情况

如果你不了解LUT可以看看这篇文章从底层结构开始学习FPGA2----LUT查找表或者看看这个专栏从底层结构开始学习FPGA

IBUF和OBUF是Vivado自动添加的对输入输出管脚的缓冲尽管上图显示的是2个LUT2可能这样的显示更清晰一点但是实际上就是1个LUT6下面的资源显示情况也证明了这一点

用verilog实现半减器如下

有了RTL接下来就该要写个对应的TB来测试电路功能是否正常。

由于这个电路足够简单一共只有4种情况所以我们可以把所有可能的情况都穷举出来然后观察输出是否符合预期即可。

TB如下

timescale

通过和真值表的对比或者验证逻辑表达式也可以可以发现电路的输出是符合预期的。

3、全减器

虽然半减器可以实现2个1bit数的减法但在实际应用中更常见的是要实现2个多bits数的减法那么该如何实现以2个2bits数的减法为例

低位是2个1bit的减法所以可以用1个HS半减器来实现它产生的差就是最终结果的低位它产生的向高位借位要被送入到高位参与它们的减法。

好现在问题是半减器没有设计来自低位的借位所以它处理不了这种情况。

为此全减器被设计出来了它在半减器的基础上增加了来自低位的借位输入。

这样多个全减器就可以级联起来实现多bits的减法了。

全减器Full

Subtractor它处理2个1bit的输入和来自低位的借位BiBorrow

input输入共3个数输出一个差Di和向高位的借位Bi。

例如格式被减数-

需要向高位借位差为0即Bi

3个输入一共只有8种情况把所有情况都穷举出来就可以列出全减器的真值表

被减数减数来自低位的借位差向高位的借位XYBiDiBo0000000111010110110110010101001100011111

~xy~bi

有了逻辑表达式后就很容易画出电路图了偷了个懒不是画的是用vivado生成的

//使用逻辑表达式来描述全减器

通过和真值表的对比或者验证逻辑表达式也可以可以发现电路的输出是符合预期的。

4、减法器

有了全减器后就可以实现两个多bits数的减法了这样的电路也被称为减法器。

和行波进位加法器的结构类似我们也可以将多个全减器级联起来搭建减法器以4bits的减法为例它的结构如下

//使用多个全减器建联构建减法器

这里记得要把之前的全减器也添加进工程。

生成的示意图如下这个排布不能很好地看出来层次结构但确实没错

然后写个TB测试一下这个减法器电路因为4个bits即16×16256种情况加上低位借位的两种情况也才256×2512种情况所以依然用穷举法来测试

timescale

//设定低位借位为0//穷举所有情况for(z0;z1;zz1)beginbi

j;if((i-j-z)0)begin

TB中分别用3个嵌套循环将所有情况穷举出来即bi0~1、x0~15和y0~15的所有情况。

减法运算的预期结果也是很容易就可以找出来的就是直接写减法就行。

接着构建了两个标志向量di_flag和bo_flag作为电路输出与预期结果的对比值当二者一致时即拉高这两个信号。

这样我们只要观察这两个信号即可知道电路输出是否正确。

仿真结果如下

可以看到di_flag和bo_flag都是一直拉高的说明电路输出正确。